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Encoding:
Internet Message Format  |  1996-08-05  |  3.1 KB
  1. Path: comma.rhein.de!serpens!not-for-mail
  2. From: mlelstv@serpens.rhein.de (Michael van Elst)
  3. Newsgroups: comp.sys.amiga.advocacy,comp.sys.amiga.misc
  4. Subject: Re: Walker vs. the $999 7200/75 w/4xCD!
  5. Date: 2 Apr 1996 01:24:53 +0200
  6. Organization: dis-
  7. Message-ID: <4jpok5$bu4@serpens.rhein.de>
  8. References: <eraugust-2803960910170001@sbdsk0838.sbrc.hac.com> <1350.6662T1401T2752@mbox.vol.it> <4jpcr3$6ni@valour.pem.cam.ac.uk>
  9. NNTP-Posting-Host: serpens.rhein.de
  10.  
  11. cbrown@armltd.co.uk (Chris Brown) writes:
  12.  
  13. >Your assertion is silly. One of the main reasons why RISC processors
  14. >came about in the first place was that memory was too slow for CISC
  15. >processors, with thier instructions that operated directly on
  16. >memory.
  17.  
  18. Ugh, ugh, ugh. RISC CPUs usually need faster memory (and more).
  19.  
  20. >RISC processors have as their only memory operations loads and
  21. >stores, with lots of registers to keep their data in.
  22.  
  23. Sure.
  24.  
  25. >This serialises
  26. >memory accesses more which means burst mode can be very well utilised,
  27. >and is kinder on caches.
  28.  
  29. No. It just makes it possible to decouple operations from memory accesses.
  30. So if the load or store _still_ takes the same time you can do something
  31. sensible in the meantime. This is not possible if you operate directly
  32. on memory.
  33.  
  34. But RISC needs more and faster memory and this became feasible with the
  35. development of cheap cache technologies.
  36.  
  37. >Compare with, say the P6, a CISC chip, which
  38. >needs an enormous and fast level 2 cache to perform well.
  39.  
  40. That's exactly what RISC CPUs need. Most high end risc machines come
  41. with several _megabytes_ of cache. Most Pentiums use 256k or 512k. The
  42. P6 isn't better in this regard but (like the latest Alpha) has another
  43. hierarchy level. The external cache there becomes L3 because the chips
  44. have integrated a relatively small L2 cache themselves.
  45.  
  46. >>Untill someone makes 5ns main ram (!) and RISC's can go out again, untill
  47. >>we get BiCMOS technology for CPU's and at 700Mhz and 20 millions of transistors
  48. >>CISC wins again in any case.
  49.  
  50. >Huh? You are aware that one of the purest RISC designs around today is
  51. >the DEC Alpha, right? It's also the fastest commercially available
  52. >microprocessor by a *long* way.
  53.  
  54. It is. But all the RISC technologies depend on memory speed. If memory were
  55. ultimatively slow then CISC were the way to go, the more you can do with the
  56. single memory fetch, the better. Currently the memory technology can barely
  57. keep up with CPU technology. Machines already need huge and expensive caches
  58. (most Alphas have 2 or 4MByte cache, SGIs about the same) and we _may_ eventually
  59. see the return of more CISCier CPUs. This doesn't mean that we see 68k or VAX
  60. style machine codes again. These weren't designed to utilize memory bandwidth
  61. but to make assembly programming easier and CPU designers won't forget their
  62. RISC lessons.
  63.  
  64. But that's speculation. There are a couple of memory technologies that can push
  65. RISC designs even more (and even CISC CPUs will benefit from it, although not that
  66. much).
  67.  
  68. Regards,
  69. -- 
  70.                                 Michael van Elst
  71.  
  72. Internet: mlelstv@serpens.rhein.de
  73.                                 "A potential Snark may lurk in every tree."
  74.